夏宇闻Verilog学习视频教程(16集)

Verilog HDL是一种硬件描述语言(HDL:Hardware Description Language),以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式,还可以表示数字逻辑系统所完成的逻辑功能。

教程目录:
夏宇闻verilog视频01硬件描述语言概述.rar
夏宇闻verilog视频02VerilogHDL有什么用处.rar
夏宇闻verilog视频03学习FPGA选择verilog还是vhdl.rar
夏宇闻verilog视频04FPGA设计中如何避免冒险竞争.rar
夏宇闻verilog视频05Verilog中行为级和RTL级.rar
夏宇闻verilog视频06Verilog模块的编写和验证.rar
夏宇闻verilog视频07modelsim和quartus的使用.rar
夏宇闻verilog视频08Verilog模块的基本构成要素.rar
夏宇闻verilog视频09Verilog模块中的信号.rar
夏宇闻verilog视频10Verilog中reg和wire的不同点.rar
夏宇闻verilog视频11Verilog中阻塞与非阻塞.rar
夏宇闻verilog视频12FPGA中数字系统的构成.rar
夏宇闻verilog视频13Verilog中两种不同的赋值语句.rar
夏宇闻verilog视频14FPGA设计中时序逻辑设计要点.rar
夏宇闻verilog视频15Verilog模块的种类和用途.rar
夏宇闻verilog视频16为什么Verilog能支持大型设计.rar
Verilog数字系统设计教程.pdf

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